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先進工藝下芯片的勝負手:高效驗證

更新日期:2020-06-04 10:56:47  瀏覽次數:1451次  作者:admin  【打印此頁】  【關閉

本文來源: 集微網


2019年,Intel發布了Stratix 10 GX 10M FPGA,這款巨型芯片擁有1020萬個邏輯單元,集成了433億個晶體管。類似的還有AMD發布的二代霄龍芯片,擁有395.4億個晶體管。這些超大規模的芯片不斷刷新著晶體管的數目紀錄,在坐擁性能怪獸稱號的同時,也將芯片的設計生產難度不斷提高。


據統計,28nm的IC設計平均費用為5,130萬美元,使用FinFET技術的7nm工藝,則需要2億9,780萬美元,兩者差距為6倍。

高昂的設計費用讓芯片企業都希望能一次就投片成功,但實際上, 2018 年 ASIC 芯片的一次投片成功率只有 26%。

先進的工藝節點引發了新的問題,如果芯片的驗證不能跟上,就會造成反復投片問題,讓芯片設計者可能“血本無歸”。驗證的準確性已經決定著芯片的“生死”。


無處不在的驗證

從芯片最初的架構設計到最后的流片,驗證工作貫穿了整個設計流程,整個芯片設計70%左右的工作量已經被驗證所占據。

龐大的芯片設計規模和指數增長的芯片結構復雜度,無所不在的連接,平臺的安全性,在先進工藝的環境下,一顆能完美運行的芯片更需要多層次的反復驗證。


從前往后,通常的芯片驗證包括了IP核/模塊級驗證(Block-LevelVerification)、系統級驗證(System-Level Verification)、靜態時序分析和時序驗證(Static timing analysis & Timing Verification)、版圖驗證(Physical verification)等多個步驟。


版圖驗證是橫亙在流片之前的最后一道驗證工序,在所有的檢查和驗證都準確無誤的情況下,芯片設計階段就告完成,下面將進入晶圓廠進行制造。


作為連接著設計通向生產大門的守門人,版圖驗證的重要性不言而喻。晶圓廠生產芯片有一定的規則,設計公司設計出來的版圖如果不遵守這些規則,就無法從圖紙變成真正的芯片。版圖驗證就是確保芯片要嚴格遵守這些規則。

這些規則被叫做設計規則(Design Rule), 在版圖設計過程中需要不斷進行設計規則檢查,這個過程叫做DRC(Design Rule Check)。


DRC的主要目標是在設計中實現可靠性并提高芯片的良率。晶圓代工廠提供的所有規則都以驗證規則文件的形式作為物理驗證工具的輸入提供。如果違反任何一項規則,DRC將會反映在設計中。

版圖完成之后還要確保功能與原理圖中的設計是否一致,有專門的工具進行這一項檢查,這項檢查流程叫做LVS(Layout Versus Schematic)。


此外,還有電學規則檢查ERC(Electrical Rule Check)和針對制造的設計檢查DFM(Design For Manufacture)來發現影響制造質量與良率的因素。


如此復雜的檢測,如果沒有功能強大的設計工具來支持是無法想象的。目前,市面上有多種版圖驗證工具,“粉絲”最多的就是Mentor公司的Calibre平臺。它也是芯片設計中的Golden Signoff(設計簽收)工具。


設計與先進工藝間的橋梁

Calibre是Mentor專為復雜芯片設計的物理驗證挑戰而研發的業界最高性能平臺。它基于先進的層次化算法和技術,能夠快速、準確、完善的對混合集成電路進行物理驗證及寄生提取。目前,它已經被全球主流的晶圓廠采用,并成為其內部的物理驗證標準。


“該工具持續發展提高,和客戶之間形成正反饋,終于穩占市場經久不衰?!币晃粯I內專家這樣評價Calibre平臺。


主流的晶圓廠在開發工藝的時候,會用Calibre平臺去驗證工藝實際效果,當驗證規則成型以后,再給設計公司使用。如此往復,就在設計公司和晶圓廠之間建立了一座橋梁。


有一個經典案例,Mentor與TSMC攜手,在開發12nm和7nm FinFET Plus工藝時,增加了工具的覆蓋率,還優化了設計套件的運行速度。此外,TSMC和Mentor還緊密配合,以便雙方的共同客戶能夠了解Calibre設計規則檢查(DRC)和多重曝光軟件方面的極紫外(EUV)光刻要求。


TSMC是開發先進工藝的領路者,與這樣的伙伴合作,Calibre平臺積累大量豐富的經驗,開發了很多先進功能。在與其他晶圓廠或設計公司合作時,這些功能和經驗會幫助其避開不少障礙。


整個Calibre平臺包含了很多模塊,針對不同的驗證目標,最主要的模塊如下:


Calibre DRC——作為工作在展平模式下的設計規則檢查(DRC)工具,Calibre DRC先展平輸入數據庫,然后對展平的幾何結果進行操作。


Calibre LVS——作為工作在展平模式下的版圖與原理圖對照(LVS)工具,Calibre LVS先展平輸入數據庫,然后對展平的幾何結果進行操作。


Calibre xRC——全芯片寄生參數提取工具,提供晶體管級、門級和混合級別寄生參數提取的能力,支持多層次的分析和仿真。


Caliber PERC 平臺——旨在提高可靠性并保護設計免受靜電放電 (ESD) 的影響,該平臺可實現全芯片 IO-ESD 和跨電源域 ESD 設計驗證。


Calibre YieldEnhance——該工具提供了一種自動化的布局增強方法,可以在不犧牲面積的情況下提高產量。


圖1 Calibre在芯片設計各環節的應用


芯片設計公司依靠Calibre平臺去解決芯片的可靠性問題,同時也提升了生產良率。因為芯片良率與可靠性之間的緊密聯系已經得到充分的研究和記錄,良率高,可靠性隨之也好。但在進入先進工藝節點之后,芯片的良率提升已經十分困難。好在有了Calibre平臺等一系列驗證工具,讓良率提升有了強大的武器。


提升驗證效率

芯片都是根據市場需求而生的,而市場需求往往瞬息而變,這就是所謂的“時間窗口”。趕不上時間窗口,芯片就沒有前途。對于晶圓廠而言,工藝成功取決于其控制設計制造工藝窗口(design-manufacturing process window)的能力:不僅要能夠最大限度擴大工藝窗口,還要能夠在盡可能短的時間內預防、發現、評估和修復熱點。因此,設計工程師和工藝工程師都對EDA的精度和速度都提出了更高的要求。


“在驗證方面,一是要Runtime時間短,驗證周期要短;第二是在兼顧速度的時候,Debug要準,而這些都是Calibre的優勢?!盡entor的工程師告訴記者。


Calibre還非常容易上手,使用體驗類似點工具,對新手非常友好。由于已經成為物理驗證方面的標準,其他的設計平臺都集成了Calibre工具,設計者一旦掌握就不會受到平臺的限制。


最重要的是,Calibre本身集成了晶圓廠先進工藝的精髓,比如其中的Calibre SmartFill規則集就是由Mentor和TSMC為TSMC的N16制程而聯合開發。SmartFill可以將版圖密度分析和多種填充方案相結合為復雜的數字、模擬芯片提供最佳的填充策略。


需要解釋的是,Fill(填充)是一個芯片設計中非常重要的工藝,防止芯片在制造過程中由于曝光過渡或不足而導致的蝕刻失敗,金屬(metal)是主要的填充物之一。以前,填充是無規律進行的,被稱為Dummy metal,容易造成效率低下。針對問題,Mentor發明了SmartFill技術,可以根據工藝的實際情況進行填充,極大提升了效率和芯片可靠性。


值得一提的是,SmartFill集成了ECO填充功能,可確保實現較晚的設計更改并快速高效地重新填充設計,同時將運行時間,填充數據庫的大小和時序影響最小化。最為重要的應用實例就是,最初為 20nm 設計而研發的 Calibre YieldEnhancer ECOFill 解決方案現已廣泛應用于 TSMC 7nm 到 65nm 范圍內的所有工藝節點。各個工藝節點的設計人員能夠在更改初始設計時最大限度減少填充運行時間、管理分層填充以及盡可能地減少形狀移除的情況。


圖2  Calibre良率提升與可靠性提高版圖解決方案

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