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HDL Designer

更新日期:2016-01-07 14:21:38  瀏覽次數:22569次  作者:admin  【打印此頁】  【關閉

HDL Designer—設計復用、創建和管理工具 

HDL Designer Series 是Mentor Graphics公司獨有、完善的硬件設計復用、創建和管理環境,廣泛地應用在FPGA, 平臺化FPGA, 結構化ASIC,ASIC和SoC等多種設計流程中。HDL Designer可以實現HDL與圖形方式混合的層次化設計,結合數據管理、版本管理、文檔管理、設計流程管理等全面的設計管理功能,為大規模設計提供了有力的支持。HDL Designer提供和多種仿真器、綜合器的接口,用戶可以根據實際情況定制自己的設計流程。與仿真工具如QuestaSim和綜合工具如Precision結合提供完整的FPGA/CPLD設計流程。奧

主要的優點: 

采用多種高級設計輸入工具,快速創建設計;

 快速地分析設計代碼,評估代碼,對RTL代碼進行圖形化處理;

 內置與其他EDA工具和版本管理工具的接口;

 與Mentor Graphics的其它工具構成完整的FPGA/ASIC設計流程。

圖形化設計

HDL Designer提供豐富強大的輸入手段,為用戶提供了一個設計高效的設計創建環境。針對不同廠商的器件,可以采用相同的設計方法。輸入方式包括框圖、流程圖、狀態機、真值表、基于接口設計(IBD)、表格式輸入輸出、HDL文本等設計輸入描述方式。所有圖形化設計輸入都可以自動生成高效率可直接綜合的HDL代碼???



圖形化設計輸入

代碼質量檢查

      傳統的方法評估一個項目的代碼質量高低基于主觀的評價,而HDL Designer避免了這一缺陷。HDL Designer內置了不同的設計規則集合,同時,用戶可以進行靈活的修改,來制訂出適合本公司的設計規則。而且,面向科研等安全關鍵行業的設計特點,HDL Designer集成了DO-254、安全關鍵設計規則集,確保設計具備足夠的可靠性及安全性。思




設計規則檢查




高級驗證方法學平臺創建

 對于諸如AVM/OVM/UVM等高級驗證方法學的應用,HDL Designer提供了一個強大且良好的GUI環境,基于集成的AVM/OVM/UVM與驗證兼容性的規則檢查,幫助工程師快速實現基于AVM/OVM/UVM標準的測試平臺的調試,減少了測試平臺的創建與調試時間,并滿足工程師對復雜硬件設備的高性能測試環境創建的需求。


搭建UVM驗證環境



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